期刊刊名：修平學報 卷期：24期
篇名出版日期：2012年3月1日
作者：余建政,陳冠廷
語言：Chinese
關鍵字：低功率,雙邊緣觸發正反器,資料傳輸率, low-power, dual edge-triggered flip-flop, data rate
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摘要： 在相同的時脈頻率下，雙邊緣觸發正反器能夠提供兩倍於單邊緣觸發正反器的資料傳輸率。在低功率VLSI 電路設計中，雙邊緣觸發正反器的使用已廣泛的受到重視。本文提出一種新型低功率雙邊緣觸發正反器電路設計，並與四篇先前之雙邊緣觸發正反器電路，在不同工作電壓和不同工作頻率下，針對功率損耗和功率延遲乘積（Power-Delay Product; PDP）加以分析比較。本論文係使用TSMC 180nm的製程技術模擬。根據模擬結果顯示，本論文所提出之雙邊緣觸發正反器能有效減少功率損耗達53.8%，並能改善功率延遲乘積達70%。
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